“생산성·비용 모두 잡았다” 기계연, 차세대 반도체 패키징 기술 개발

높은 생산성과 비용 절감 효과를 동시에 구현할 수 있는 차세대 반도체 패키징 기술이 국내에서 개발됐다.
한국기계연구원(이하 기계연)은 자율제조연구소 반도체 장비연구센터 송준엽 연구위원, 이재학 박사 연구팀과 한화정밀기계㈜, ㈜크레셈, ㈜엠티아이, ㈜네페스가 협력해 대면적 패널 위에서 반도체 패키징을 실현할 핵심 원천 및 실용화 기술을 개발했다고 26일 밝혔다.
우선 연구팀은 원형(300㎜)이 아닌 사각형(600㎜×600㎜)의 대면적 패널을 활용해 생산성을 극대화했다. 또 ±5㎛ 이내의 정밀도와 시간당 1만 개 이상의 칩 생산이 가능한 본딩 장비, 1~2㎛급 분해능을 가진 고속 대면 검사 장비를 통합적으로 개발·적용했다.
이 과정에서는 FO-PLP(Fan-Out Panel Level Packaging) 본딩 및 검사장비와 공정·소재 기술 등이 활용됐다. FO-PLP는 반도체 칩을 대면적 패널 위에 배열해 패키징하는 기술이다. 기존 FO-WLP(Fan-Out Wafer Level Packaging) 기술이 웨이퍼 단위에서 패키징을 진행하는 것과 달리 대면적 패널을 이용할 때 이용돼 비교적 생산성이 높지만, 기술적 고난도가 요구되는 어려움이 있다.
FO-PLP 기술은 칩을 대면적의 패널 위에 재분배하는 과정에서 칩 접착제의 단차, 접착 과정에서의 재배열 오차, 몰딩 시 재료 간 열팽창계수 차이에 따른 칩 틀어짐(Die Shift) 오차도 발생한다. 무엇보다 단계별로 오차가 커지면, 패키지 수율이 떨어지는 한계를 보인다.
하지만 연구팀이 개발한 통합형 인공지능 검사 및 보정 기술은 FO-PLP의 칩 틀어짐 오차를 감소시켜 수율과 생산성을 높인다.
연구팀은 칩 틀어짐 수준을 ±5㎛ 안팎으로 유지해 안정적 정밀도를 달성했다. 이는 기존보다 정밀도를 30% 이상 개선한 수준이다. 고속 칩 틀어짐 검사 및 보정 기술로 고도의 정밀도를 확보함으로써 생산성을 해외 선진사보다 30% 이상 높인 점도 강점이다.
연구팀은 기존 300㎜ FO-WLP보다 생산성을 6.5배 향상해 패키지 제조 비용도 대폭 줄였다고 강조했다. 향후에는 선폭을 세계 최고 수준인 7㎛ 이하로 미세화해 고성능 하이엔드 패키지에도 적용할 수 있을 것으로 기대된다.
송준엽 기계연 연구위원은 “FO-PLP 시장은 향후 5년간 연평균 성장률이 30%로 예측되는 고성장 분야”라며 “2030년 500억달러 시장이 예상되는 반도체 패키지 시장을 FO-PLP 기술이 선도할 수 있을 것으로 전망된다”고 말했다.
한편 기계연은 이날 서울 엘타워 루비홀에서 한국반도체연구조합, 한화정밀기계, 크레셈, 엠티아이와 차세대 반도체 FO-PLP 기술 상용화를 위한 업무협약을 체결했다.

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